實際設(shè)計時面臨的問題、考慮的因素比這里列出的多得多。羅馬不是一天建成的，所以需要日積月累的。

異常情況的思考

1、 電流倒灌

集成電路的典型模型如下：

1、 D1在大多數(shù)CMOS集成電路中起著防靜電功能.同時輔助起著輸入端限幅作用。但是在ABT,LVT,LVC和AHC/AHCT類集成電路中無此二極管。

2、D2是半導(dǎo)體集成所產(chǎn)生的寄生二極管(存在于所有數(shù)字集成電路),其輔助功能為對線路反射的下沖信號進(jìn)行限幅，提供一些放電保護(hù)功能。

3、D3用于保護(hù)CMOS電路在放電時的干擾。在大多數(shù)雙極性器件中也存在此二極管，但為寄生二極管。在集電極開路和三態(tài)輸出的雙極性器件中無此二極管。

4、D4在所有集成電路中均存在此二極管。它是器件的集電極或漏極的二極管。在雙極性器件中還附加了一個肖特基二極管對線路反射的下沖信號進(jìn)行限幅。在CMOS電路中附加了二極管以增加防靜電功能。

電流倒灌產(chǎn)生的原因：

當(dāng)使用CMOS型器件作為接口芯片在如下圖所示的電路中使用時，如果Vcc2斷電，Vcc1繼續(xù)供給G1，G1的高電平輸出電流將通過D1向Vcc2上的電容充電（該充電電流將使D1迅速過載并使其損壞。CMOS器件中D1只能承受20mA的電流）并在Vcc2上建立一電壓，該電壓使使用Vcc2供電的其它電路工作不正常，特別使可編程器件。

解決措施：

如圖（a）：在信號線上加一個幾歐姆的限流電阻，可防止過流損壞二極管D1，但不能解決灌流在Vcc上建立電壓；

如圖（b）：在信號線上加二極管D3及上拉電阻R，D3用于阻斷灌流通路，R解決前級輸出高電平時使G1的輸入保持高電平。此方法即可解決灌流損壞二極管D1的問題，又可解決灌流在Vcc上建立電壓。缺點是二極管D3的加入降低了G1的低電平噪聲容限；

如圖（c）：在G1的電源上增加二極管D7。缺點是前級輸出高電平時，G1通過D1獲得電壓并從輸出高電平給后級電路。同時降低了G1的供電電壓，使其在正常使用時高電平輸出電壓降低。

最有效的解決方法是使用雙極型的器件（如LS器件，ABT器件）作為接口，由于雙極型器件沒有保護(hù)二極管D1存在，故不存在上述灌流通路。需要注意的是這時接口的輸入、輸出信號線上不能加上拉電阻（雙極型器件輸入懸空當(dāng)高電平對待）。

2、 熱插拔設(shè)計

Ø熱插拔對電源的影響

電路板上電或熱插拔時會從電源拉出很大的啟動電流并導(dǎo)致電源電壓的波動，此現(xiàn)象控制不當(dāng)將影響系統(tǒng)中其它電路的正常使用，甚至導(dǎo)致整個系統(tǒng)的損壞。

熱插拔電路的最低要求是提供浪涌電流限制，防止在大的容性負(fù)載加電時整個系統(tǒng)損壞。限流功能還有助于減小供電電源的尺寸，并防止在連接器接觸時產(chǎn)生電弧。其它熱插拔特性還包括：低等效串聯(lián)電阻、斷路器、狀態(tài)指示、雙插入點檢測和電源就緒指示。

目前我公司的產(chǎn)品除個別處理機對電源采取上電限流措施外，其余電路板使用PTC對負(fù)載過流進(jìn)行限制，但沒有上電限流措施。

最簡單的限流元件是保險絲，它可以單獨使用或與其它保護(hù)元件配合使用，由于保險絲可以有效地防止過流的沖擊，它們在系統(tǒng)中既是必須的(如UL 標(biāo)準(zhǔn)的規(guī)定)，也是系統(tǒng)遇到災(zāi)難性故障時的最終防線。標(biāo)準(zhǔn)保險絲的主要缺陷是只能一次性使用，另外一種可替代的小型器件是多重保險絲，這種保險絲的物理尺寸可以根據(jù)流過其自身電流所產(chǎn)生的熱量而膨脹或縮短，多重保險絲的工作電壓范圍受溫度的限制，但它能夠自復(fù)位，這是相對于標(biāo)準(zhǔn)保險絲的最大優(yōu)點。

普通熱插拔電路由電容、齊納管和FET 構(gòu)成，如下圖所示。通過對連接在Q1 柵、源極之間的電容C1 充電達(dá)到限制浪涌電流的目的。如果上電期間C1 放電，Q1 的柵極與源極相當(dāng)于短路，Q1 將維持開路。C1 充電時，Vgs增大，Q1 緩慢開啟。C1 的大小和Q1 的Vgs指標(biāo)確定了Q1 的開啟時間和負(fù)載電容C2 的充電時間。齊納管ZD1 用于防止柵-源電壓超出其最大額定值。

Ø接口IC的熱插拔

電路板上電或熱插拔時如果處理不當(dāng)，會通過信號線對系統(tǒng)中的其它電路板的正常使用造成影響，也可能造成接口IC的軟損傷或硬損壞。所以在系統(tǒng)及電路板設(shè)計時應(yīng)盡量滿足以下要求：

電路板在熱插拔時必須保證地端子首先連接，這是電路板正常工作的基礎(chǔ)。在多電源系統(tǒng)，特別是有負(fù)電源同時使用的系統(tǒng)中，如果熱插拔時不能保證電路板的地端子首先連接，則應(yīng)盡量不在電路板的負(fù)電源上使用大容量的電容，因為在此情況下可能使電路板的地電位偏離到負(fù)電位，使接口IC的輸入、輸出管腳對地電壓超過其耐受范圍，造成接口IC管腳的損壞。

1、使用輸入或輸出端不帶對電源保護(hù)二極管的IC；

2、使用具有上電三態(tài)功能的IC。

正確的電路板上電次序應(yīng)為：

首先連接電路板的地；

其次連接電路板的電源；

連接電路板的復(fù)位端子；

最后連接電路板的信號端子；

3、 過流保護(hù)

過流保護(hù)技術(shù)在電源設(shè)計中使用較普遍，在電路板設(shè)計中可以借鑒。由于器件工作不正?；蚬收蠐p壞等原因可能造成電路板電源過流，對此如果不加以限制可能給系統(tǒng)帶來災(zāi)難性后果。

在電路板的電源入口處串聯(lián)小阻值的PTC元件可對電源進(jìn)行有效保護(hù)，當(dāng)電路板產(chǎn)生過流時，流過PTC的電流增大，使PTC溫度升高，同時其阻值增大，限制電流的進(jìn)一步增加，使進(jìn)入電路板內(nèi)的電流限制在一個較小的范圍內(nèi)，對電路板可有效起到保護(hù)作用，同時不至于影響其它電路板的正常工作。使用PTC的另一個優(yōu)點是可重復(fù)性，當(dāng)過流條件不存在后，PTC的溫度下降，阻值回到常態(tài)，不影響其正常使用。

選擇PTC時需要注意其耐壓、不動作電流及靜態(tài)電阻和動作時間。

案例：我們OC的輸出，控制電磁閥。電磁閥一端接12V，一端接OC輸出。但是在安裝過程中，時常出現(xiàn)：由于施工不小心，OC直接與12V短路，導(dǎo)致三極管、或者M(jìn)OS管，直接失效，導(dǎo)致現(xiàn)場大量三極管燒毀。

經(jīng)過優(yōu)化，可以通過下面電路，預(yù)防過流，導(dǎo)致三極管損毀。

高速信號設(shè)計的思考

4、信號完整性

電信號（電流、電壓信號）在沿導(dǎo)線傳輸?shù)倪^程中，由于分布電感、電容和電阻的存在，導(dǎo)線上各點的電信號并不能馬上建立，而是有一定的滯后，離信號源越遠(yuǎn)，電壓波和電流波到達(dá)的時間越晚。當(dāng)導(dǎo)線的阻抗有變化（如背板線與電路板內(nèi)的信號線、接插件等）或負(fù)載阻抗與線路阻抗不匹配時，將對電信號產(chǎn)生反射和折射。

如下圖所示，由于反射波的存在，始端輸入信號并不是理想的階躍電壓，而是具有一定前沿時間的脈沖信號。

上圖中信號的寬度大于信號的傳輸延遲（36nS），若信號寬度小于信號的傳輸延遲，信號將不能傳輸?shù)浇K點，系統(tǒng)將失控。

最大匹配線長度計算：

方法1：

定義：信號在傳輸線上的反射波的振蕩過程如果在芯片的傳輸延遲時間內(nèi)，反射波將不影響芯片的工作，將信號在傳輸時間內(nèi)所傳播的距離稱作最大匹配線長度，當(dāng)傳輸線超過匹配長度時，稱為長線傳輸，此時需要考慮采取措施抑制反射波干擾。

lmax的長度表示為：

式中：tPD――數(shù)字電路的傳輸延遲時間（ns）

V――電磁波速度，（1.4~2）×108m/s

K――經(jīng)驗常數(shù)，取k＝4～5

例如，取k＝4，v＝2×108m/s，求得下面幾組最大匹配線長度：

對于TTL系列電路而言，其動作時間為5～10ns，CMOS系列電路的動作時間為25～50ns，HC系列電路的動作時間與TTL系列相仿。系統(tǒng)中往往是多種系列器件混合使用，故應(yīng)以TTL系列器件對應(yīng)的lmax為準(zhǔn)。所以傳輸線長度lmax可取25cm。也就是說，當(dāng)傳輸線長度超過25cm時，應(yīng)采取抑制反射波干擾措施。

方法2：

定義：如果信號在傳輸線上往返一次的時間比信號的上升時間短，則認(rèn)為該傳輸線不匹配也不會對信號產(chǎn)生影響。

如下圖所示，就同一條線路而言，具有不同上升時間（下降時間）的數(shù)字電路驅(qū)動相同的負(fù)載（3英寸長的無匹配信號線，負(fù)載電容15pF），其輸出信號的波形大不相同。上一個波形表示1986年生產(chǎn)的驅(qū)動器的（上升/下降時間為5ns）輸出波形，波形很好，可以使用；下一個波形表示1996年生產(chǎn)的驅(qū)動器（上升/下降時間為1/2ns）的輸出波形，波形很差，不能使用。

《High Speed Digital Design》一書中推薦的最大傳輸線計算公式如下

lmax=（V×tr/6）×10－9（m）

式中：V：電磁波傳播速度（3×108m/s）；

tr：信號上升時間，即從10％上升到90％的時間（ns）；

注：該計算公式與數(shù)字電路的傳輸延遲時間無關(guān)。并且將信號在傳輸線上往返一次的時間限制在信號上升時間的1/3內(nèi)。

例如：設(shè)一器件的tr為10ns,則當(dāng)其驅(qū)動的信號線長度大于50cm時就需要當(dāng)長線傳輸來對待；而對一個tr為1ns的器件,則當(dāng)其驅(qū)動的信號線長度大于5cm時就需要當(dāng)長線傳輸來對待。

需要注意的是：兩種長線的計算方式都與信號的頻率無關(guān)

信號在傳輸線上的反射情況分析：

根據(jù)電壓反射系數(shù)的定義有

Fv＝（Z2－Z1）/（Z2＋Z1）

當(dāng)傳輸線特性阻抗Z1與負(fù)載阻抗Z2相等（匹配）時，電壓反射系數(shù)為零，即此時不會發(fā)生反射；

當(dāng)Z2＜Z1時，電壓反射系數(shù)為負(fù)值，即反射電壓為負(fù)，隨著反射的進(jìn)行，電壓迅速達(dá)到平衡狀態(tài)。特殊情況Z2＝0，反射系數(shù)Fv＝－1，電壓反射一次后終端電壓即達(dá)到零狀態(tài)。由此可見，降低負(fù)載電阻由助于消弱反射干擾；

當(dāng)Z2＞Z1時，電壓反射系數(shù)為正值，即反射電壓為正。特殊情況Z2＝∞，即負(fù)載處于開路，反射系數(shù)Fv＝1，這樣，反射過程將是一個持續(xù)的振蕩過程。由此可見，當(dāng)負(fù)載電阻很大時，對抑制反射干擾十分不利。

CMOS系列或HC系列器件的輸入阻抗很高，在使用中除容易引起靜電干擾外，還容易傳輸反射波干擾，因此在長線傳輸使用時需要注意采取相應(yīng)措施如輸入引腳對電源或地接入負(fù)載電阻以降低輸入阻抗；或者直接采用長線驅(qū)動型器件。

常用的抑制或削弱反射波干擾的方法有：

1、阻抗匹配：

根據(jù)反射理論，當(dāng)傳輸線的特性阻抗與負(fù)載電阻相等時，反射將不會發(fā)生。

即阻抗不匹配是造成信號在傳輸線上反射的原因。實際的電路實現(xiàn)中阻抗不匹配是絕對的，而匹配是相對的。

引起阻抗不匹配的原因有多種，由驅(qū)動源、傳輸線和負(fù)載的阻抗不同可引起阻抗不匹配、傳輸線的不連續(xù)，例如導(dǎo)通孔、短截線也可引起阻抗不匹配；另外由于返回路徑上局部電感、電容的變化、返回路徑不連續(xù)也會導(dǎo)致阻抗不連續(xù)。其中，由驅(qū)動源、傳輸線和負(fù)載的阻抗不同引起的阻抗不匹配是最主要的原因。

阻抗匹配方法有以下幾種：

2、采用輸入/輸出驅(qū)動器

如下圖所示，當(dāng)A點為低電平時，反射波從B向A傳輸。由于此時驅(qū)動器的輸出阻抗幾乎為零，反射信號一到達(dá)該輸出端就有相當(dāng)部分被吸收掉，只剩下部分信號繼續(xù)反射。也就時說，由于反射信號遇到的時低阻抗，它的反射能力大大減弱。當(dāng)A點為高電平時，發(fā)送器的輸出阻抗很大，可視為開路，為了降低接收器的輸入阻抗，接入一個負(fù)載電阻，這樣就大大削弱了反射波的干擾。

3、降低輸入阻抗

如下圖所示，當(dāng)驅(qū)動器輸出低電平時，A點對地阻抗很低；當(dāng)驅(qū)動器輸出高電平時，B點對地阻抗也很低。由此可見，無論是輸出高電平還是低電平，反射波都將很快衰減。

4、采用光電耦合

除可有效抑制反射波干擾外，還實現(xiàn)了信號地隔離。

5、采用差分傳輸技術(shù)

使用差分信號進(jìn)行長線傳輸有一個很重要的原因是噪聲以共模的方式在一對差分線上耦合出現(xiàn)，并在接收器中相減從而可消除噪聲。

常用的差分傳輸技術(shù)有ECL、PECL、LVDS及GLVDS.

ECL和PECL技術(shù)的信號擺幅依賴于供電電壓，ECL要求負(fù)的供電電壓，PECL使用正的供電電壓。

GLVDS是一種發(fā)展中的尚未確定的新技術(shù)，使用500mV的供電電壓可提供250mV 的信號擺幅。

LVDS物理接口使用1.2V偏置提供400mV擺幅的信號，其驅(qū)動器和接收器不依賴于特定的供電電壓。LVDS驅(qū)動器由一個驅(qū)動差分線對的電流源組成，通常電流為3.5mA，接收器具有很高的輸入阻抗，因此驅(qū)動器輸出的電流大部分都流過100Ω的匹配電阻，并在接收器的輸入端產(chǎn)生大約350mA 的電壓。當(dāng)驅(qū)動器翻轉(zhuǎn)時，它改變流經(jīng)電阻的電流方向，因此產(chǎn)生有效的邏輯″1″和邏輯″0″狀態(tài)。低擺幅驅(qū)動信號實現(xiàn)了高速操作并減小了功率消耗，差分信號提供了適當(dāng)噪聲邊緣和功率消耗大幅減少的低壓擺幅。終端電阻100Ω，不僅終止了環(huán)流信號，同時防止信號在終端發(fā)生反射。如下圖所示：

差分傳輸方式的終端匹配方法比較：

如下圖所示的兩種差分傳輸方式的終端方法，第一種方法采用單電阻終端，第二種方法采用雙電阻終端。

第一種方法對差模信號進(jìn)行匹配，但不對共模信號匹配。在共模干擾比較理想的情況（干擾信號同時到達(dá)A、B線，并且幅度相同）下可以很好的工作，但由于布線等原因造成A、B傳輸線受干擾情況不完全一致時，干擾信號會在傳輸線上來回反射，特別是在傳輸時鐘信號，并且傳輸線延時等于1/4時鐘周期時，干擾信號可能在線路上來會反射形成自激。

第二種方法對每條傳輸線單獨進(jìn)行匹配，該方法對共模信號和差模信號同時匹配，故不會在傳輸線上產(chǎn)生反射。

5、電源完整性

1.為什么要重視電源噪聲問題

芯片內(nèi)部有成千上萬個晶體管，這些晶體管組成內(nèi)部的門電路、組合邏輯、寄存器、計數(shù)器、延遲線、狀態(tài)機、以及其他邏輯功能。隨著芯片的集成度越來越高，內(nèi)部晶體管數(shù)量越來越大。芯片的外部引腳數(shù)量有限，為每一個晶體管提供單獨的供電引腳是不現(xiàn)實的。芯片的外部電源引腳提供給內(nèi)部晶體管一個公共的供電節(jié)點，因此內(nèi)部晶體管狀態(tài)的轉(zhuǎn)換必然引起電源噪聲在芯片內(nèi)部的傳遞。

對內(nèi)部各個晶體管的操作通常由內(nèi)核時鐘或片內(nèi)外設(shè)時鐘同步，但是由于內(nèi)部延時的差別，各個晶體管的狀態(tài)轉(zhuǎn)換不可能是嚴(yán)格同步的，當(dāng)某些晶體管已經(jīng)完成了狀態(tài)轉(zhuǎn)換，另一些晶體管可能仍處于轉(zhuǎn)換過程中。芯片內(nèi)部處于高電平的門電路會把電源噪聲傳遞到其他門電路的輸入部分。如果接受電源噪聲的門電路此時處于電平轉(zhuǎn)換的不定態(tài)區(qū)域，那么電源噪聲可能會被放大，并在門電路的輸出端產(chǎn)生矩形脈沖干擾，進(jìn)而引起電路的邏輯錯誤。芯片外部電源引腳處的噪聲通過內(nèi)部門電路的傳播，還可能會觸發(fā)內(nèi)部寄存器產(chǎn)生狀態(tài)轉(zhuǎn)換。

除了對芯片本身工作狀態(tài)產(chǎn)生影響外，電源噪聲還會對其他部分產(chǎn)生影響。比如電源噪聲會影響晶振、PLL、DLL的抖動特性，AD轉(zhuǎn)換電路的轉(zhuǎn)換精度等。解釋這些問題需要非常長的篇幅，本文不做進(jìn)一步介紹，我會在后續(xù)文章中詳細(xì)講解。

由于最終產(chǎn)品工作溫度的變化以及生產(chǎn)過程中產(chǎn)生的不一致性，如果是由于電源系統(tǒng)產(chǎn)生的問題，電路將非常難調(diào)試，因此最好在電路設(shè)計之初就遵循某種成熟的設(shè)計規(guī)則，使電源系統(tǒng)更加穩(wěn)健。

2.電源系統(tǒng)噪聲余量分析

絕大多數(shù)芯片都會給出一個正常工作的電壓范圍，這個值通常是±5%。例如：對于3.3V電壓，為滿足芯片正常工作，供電電壓在3.13V到3.47V之間，或3.3V±165mV。對于1.2V電壓，為滿足芯片正常工作，供電電壓在1.14V到1.26V之間，或1.2V±60mV。這些限制可以在芯片datasheet中的recommended operating conditions部分查到。這些限制要考慮兩個部分，第一是穩(wěn)壓芯片的直流輸出誤差，第二是電源噪聲的峰值幅度。老式的穩(wěn)壓芯片的輸出電壓精度通常是±2.5%，因此電源噪聲的峰值幅度不應(yīng)超過±2.5%。當(dāng)然隨著芯片工藝的提高，現(xiàn)代的穩(wěn)壓芯片直流精度更高，可能會達(dá)到±1%以下，TI公司的開關(guān)電源芯片TPS54310精度可達(dá)±1%，線性穩(wěn)壓源AMS1117可達(dá)±0.2%。但是要記住，達(dá)到這樣的精度是有條件的，包括負(fù)載情況，工作溫度等限制。因此可靠的設(shè)計還是以±2.5%這個值更把握些。如果你能確保所用的芯片安裝到電路板上后能達(dá)到更高的穩(wěn)壓精度，那么你可以為你的這款設(shè)計單獨進(jìn)行噪聲余量計算。本文著重電源部分設(shè)計的原理說明，電源噪聲余量將使用±2.5%這個值。

電源噪聲余量計算非常簡單，方法如下：

比如芯片正常工作電壓范圍為3.13V到3.47V之間，穩(wěn)壓芯片標(biāo)稱輸出3.3V。安裝到電路板上后，穩(wěn)壓芯片輸出3.36V。那么容許電壓變化范圍為3.47-3.36=0.11V=110mV。穩(wěn)壓芯片輸出精度±1%，即±3.363*1%=±33.6 mV。電源噪聲余量為110-33.6=76.4 mV。

計算很簡單，但是要注意四個問題：

第一，穩(wěn)壓芯片輸出電壓能精確的定在3.3V么？外圍器件如電阻電容電感的參數(shù)也不是精確的，這對穩(wěn)壓芯片的輸出電壓有影響，所以這里用了3.36V這個值。在安裝到電路板上之前，你不可能預(yù)測到準(zhǔn)確的輸出電壓值。

第二，工作環(huán)境是否符合穩(wěn)壓芯片手冊上的推薦環(huán)境？器件老化后參數(shù)還會和芯片手冊上的一致么？

第三，負(fù)載情況怎樣？這對穩(wěn)壓芯片的輸出電壓也有影響。

第四，電源噪聲最終會影響到信號質(zhì)量。而信號上的噪聲來源不僅僅是電源噪聲，反射串?dāng)_等信號完整性問題也會在信號上疊加噪聲，不能把所有噪聲余量都分配給電源系統(tǒng)。所以，在設(shè)計電源噪聲余量的時候要留有余地。

另一個重要問題是：不同電壓等級，對電源噪聲余量要求不一樣，按±2.5%計算的話，1.2V電壓等級的噪聲余量只有30mV。這是一個很苛刻的限制，設(shè)計的時候要謹(jǐn)慎些。模擬電路對電源的要求更高。電源噪聲影響時鐘系統(tǒng)，可能會引起時序匹配問題。因此必須重視電源噪聲問題。

3.電源系統(tǒng)的噪聲來源有三個方面：

第一，穩(wěn)壓電源芯片本身的輸出并不是恒定的，會有一定的波紋。這是由穩(wěn)壓芯片自身決定的，一旦選好了穩(wěn)壓電源芯片，對這部分噪聲我們只能接受，無法控制。

第二，穩(wěn)壓電源無法實時響應(yīng)負(fù)載對于電流需求的快速變化。穩(wěn)壓電源芯片通過感知其輸出電壓的變化，調(diào)整其輸出電流，從而把輸出電壓調(diào)整回額定輸出值。多數(shù)常用的穩(wěn)壓源調(diào)整電壓的時間在毫秒到微秒量級。因此，對于負(fù)載電流變化頻率在直流到幾百KHz之間時，穩(wěn)壓源可以很好的做出調(diào)整，保持輸出電壓的穩(wěn)定。當(dāng)負(fù)載瞬態(tài)電流變化頻率超出這一范圍時，穩(wěn)壓源的電壓輸出會出現(xiàn)跌落，從而產(chǎn)生電源噪聲?，F(xiàn)在，微處理器的內(nèi)核及外設(shè)的時鐘頻率已經(jīng)超過了600兆赫茲，內(nèi)部晶體管電平轉(zhuǎn)換時間下降到800皮秒以下。這要求電源分配系統(tǒng)必須在直流到1GHz范圍內(nèi)都能快速響應(yīng)負(fù)載電流的變化，但現(xiàn)有穩(wěn)壓電源芯片不可能滿足這一苛刻要求。我們只能用其他方法補償穩(wěn)壓源這一不足，這涉及到后面要講的電源去耦。

第三，負(fù)載瞬態(tài)電流在電源路徑阻抗和地路徑阻抗上產(chǎn)生的壓降。PCB板上任何電氣路徑不可避免的會存在阻抗，不論是完整的電源平面還是電源引線。對于多層板，通常提供一個完整的電源平面和地平面，穩(wěn)壓電源輸出首先接入電源平面，供電電流流經(jīng)電源平面，到達(dá)負(fù)載電源引腳。地路徑和電源路徑類似，只不過電流路徑變成了地平面。完整平面的阻抗很低，但確實存在。如果不使用平面而使用引線，那么路徑上的阻抗會更高。另外，引腳及焊盤本身也會有寄生電感存在，瞬態(tài)電流流經(jīng)此路徑必然產(chǎn)生壓降，因此負(fù)載芯片電源引腳處的電壓會隨著瞬態(tài)電流的變化而波動，這就是阻抗產(chǎn)生的電源噪聲。在電源路徑表現(xiàn)為負(fù)載芯片電源引腳處的電壓軌道塌陷，在地路徑表現(xiàn)為負(fù)載芯片地引腳處的電位和參考地電位不同（注意，這和地彈不同，地彈是指芯片內(nèi)部參考地電位相對于板級參考地電位的跳變）。

尖峰電流的抑制方法：

1、在電路板布線上采取措施，使信號線的雜散電容降到最?。?/div>