PFC電路基本結構和工作原理
圖1為未加入PFC電路的整流電路的原理方框圖，圖 2 為工作波形。通過分析，我們可以看出．未加PFC電路的整流電路穩(wěn)定工作以后，只有在市電電壓的正負峰值附近二極管才導通，產生脈沖電流。造成離線電源功率因數降低的原因在于電流的導通角太小，在半個周期內遠遠小于 180°，提高功率因數就要設法使電流的波形在整個周期內追蹤電壓的波形。
既然造成導通角太小的原因是整流器后面接人的大容量濾波電容，有源PFC電路基本思想就是在整流器和大容量濾波電容之間加入一級初級調整，把兩者進行隔離，此PFC初級調整變換器輸出一個基本穩(wěn)定的DC電壓，同時其輸入電流能按照和市電一樣的正弦規(guī)律變化。
圖1
圖2
圖3所示電路為加入PFC電路的基本結構和工作原理。通過比較，我們可以比較明確看出 PFC電路在電源電路結構中的位置和作用。盡管PFC電路的具體形式繁多，不盡相同，工作模式也不一樣（CCM電流連續(xù)型、DCM不連續(xù)型、CRM臨界型），但基本的結構大同小異，大部分都是采用升壓的 boost 拓撲結構，因為這種電路形式優(yōu)點比較多。這也是一種典型的升壓開關電路，基本的思想就是前面說的把整流電路和大濾波電容分割，通過控制PFC開關管的導通使輸入電流能跟蹤輸入電壓的變化。
工作原理并不復雜，徹底搞清楚這個基本電路的原理，就能觸類旁通，給獨立分析電路打下基礎。在這個電路中，PFC 電感L在MOS開關管0導通時儲存能量，在開關管截止時，電感 L 上感應出右正左負的電壓，將導通時儲存的能量通過升壓二極管 Dl 對大的濾波電容充電，輸出能量，只不過其輸入的電壓是沒有經過濾波的脈動電壓。值得注意的是，平板電視大部分 PFC 電感L上大都并聯(lián)著一個二極管 D2，該二極管D2具有保護作用。
圖3
大家知道：PFC電路后面大的儲能濾波電容C和PFC電感L是串聯(lián)的，由于電感L上的電流不能突變，就對大的濾波電容C的浪涌電流起了限制作用。
MOS的PFC驅動電路設計及注意事項
PFC是電源拓撲中對MOS要求比較高的拓撲之一，這是因為：
（1）PFC有比較寬的輸入電壓范圍?，F代電源大都要求在90-264V的全范圍交流電壓下工作，這意味著MOS既要有足夠的耐壓等級又要能承受較大電流；
（2）PFC的控制環(huán)路速度比較慢，為了平滑100Hz/120Hz的交流整流紋波，PFC反應時間必須達到數十ms。如果控制電路和IC沒有專門進行優(yōu)化，啟動過程往往會產生很大的沖擊電流，沖擊電流可達正常工作時的5-10倍；
（3）在缺乏欠壓保護的PFC中，當交流電壓降到低于90V很多時，電路仍有可能繼續(xù)工作，這也會產生很高的開關峰值電流，導致干擾和應力超出正常范圍。圖6為典型的PFC電路，圖7為PFC啟動時，MOSFET漏極的沖擊電流示意圖。
MOSFET的驅動電路已經有很多成熟的方案。在實際應用中，出于成本考慮，很多驅動電路都采用比較簡單的芯片直驅方案。但是在大功率和性能要求比較高的應用中，驅動電路的設計對MOSFET的可靠性和系統(tǒng)的性能仍有很大影響。
在圖8中是最常見的MOSFET驅動電路，R1，R2是Rg，左圖R1+R2是驅動電壓上升時的充電電阻，R1單獨作為放電電阻，右圖R2單獨作為充電電阻，R1和R2并聯(lián)作為放電電阻。R3是驅動自放電電阻。C1和C2分別是外加的Cds和Cgs電容。
dv/dt的控制策略和注意事項
影響dv/dt的因素有MOS自身特性、開關時的電流峰值，以及驅動電路的Rg等。由于AlphaMOS的Ciss特別小，適當的增大Cgs也是有效改善dv/dt的方法。
雖然MOSFET本身可承受的dv/dt和di/dt很高，但是根據經驗數據表明，通過改變Rg和Cgs，控制dv/dt不超過20V/ns，對應的di/dt不超過200A/ns，在實際電路中能有較好的工作狀態(tài)。在效率允許的情況下，dv/dt小于10V/ns，di/dt小于100A/ns更有利于可靠性，如圖9和圖10所示。
PFC應用中存在寬輸入電壓范圍，輸入電壓跳變，以及響應時間慢等特點，容易出現比較大的沖擊電流。在這種應用中需要特別注意控制峰值電流，同樣的驅動參數下，峰值電流越大，開關的dv/dt和di/dt越大。要根據實際應用中的最大峰值電流來調整驅動參數。在設計中，要監(jiān)測最大沖擊電流下的開關波形，以確定是否需要調整驅動參數，使MOSFET工作在較好的狀態(tài)。
通過漏源極增加額外的電容也可以比較容易地減小dv/dt。在正激有源拑位，橋式軟開關，諧振類電路中，合適的漏源極電容有助于開關狀態(tài)的優(yōu)化。而在PFC和反激類電路中則需要小心處理，要和效率進行適當的平衡。在效率允許的范圍內，通過增大漏源極電容還可以有效地減少EMI。
減少通過Cgd耦合對驅動的干擾
由于AlphaMOS的高速開關特性，以及極低的Ciss和Crss，AlphaMOS更容易受layout不良而導致驅動受到干擾。這種干擾往往是由于高頻高壓的走線和驅動走線靠的太近。使得漏極的高dv/dt信號通過耦合放大的Cgd進入驅動信號。如圖11和圖12所示。
驅動端加磁珠
驅動端加磁珠是種簡單合理的方法，可以抑制驅動端受干擾產生的尖刺。建議將磁珠放置在盡可能靠近MOS驅動端的位置。TO220等插件封裝可以采用套管式磁珠，貼片封裝的MOS可以采用類似貼片電阻大小的SMD磁珠。選取磁珠需要查閱其數據手冊，確保可以通過至少3A的電流，其峰值抑制頻率應在30-100MHz。通常情況下磁珠并不會對驅動波形產生影響，當MOS上流過很大電流導致干擾突然增大時，磁珠才起作用。
合理放置驅動元器件的位置
對于有圖騰柱驅動或者三極管輔助放電的驅動電路，起到輔助和增強作用的電路元件要盡可能靠近MOS。特別是地線，要直接單點與MOS的源級連接，一定要盡量避免在驅動的地線回路上有主功率部分的電流通過，否則，主功率回路中的大電流會耦合到驅動回路中，造成驅動的誤開通和誤關斷?？刂菩酒尿寗有盘杽t要遠離高壓高頻走線。
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